Das südkoreanische Fabless-Halbleiterunternehmen Panmnesia entwickelt die CXL- und UAL/Ethernet-Integration.Meta implementiert älteres DRAM auf neuen Servern über CXL, um die Speicherkapazität zu erweitern und die Systemgeschwindigkeit zu steigern.
Panmnesia konzentriert sich auf die Entwicklung von CXL-Controllern und Switches. Der Compute Express Link (CXL) ist eine PCIe-Busverlängerung, die ursprünglich auf PCIe 5.0 basiert und jetzt mit PCIe 6.0 und 7 kompatibel ist..0 Standards. Panmnesia CEO Myoungsoo Jung stellte fest, dass die Industrie lange glaubte, dass CPU-gebundene Schalter eine inakzeptable Speicherzugriffsverzögerung verursachen würden,die Skalierbarkeit von Multi-Headed Devices (MHDs) zu erschweren und die direkte Einführung von MHDs zu erzwingenEr erklärte, dass solche Latenzprobleme eher auf frühe CXL-Unreife als auf inhärente Standardbeschränkungen zurückzuführen sind und mit der Reifung des Ökosystems verblassen werden.Die nächsten Generationen der CXL-Controller-Switches bieten eine skalierbare, geringe Latenzzeit und stabile Leistung.
Panmnesia wird auf der ISCA 2026 seinen optimierten CXL-Controller der nächsten Generation und den Port-Based Routing (PBR) -fähigen Switch vorstellen.Frühe CXL-Designs wiederverwendet PCIe IP mit unabhängigen Schichtpuffers und separater Timing-Steuerung, was zu hohen Synchronisationskosten und zusätzlicher Latenz verursacht.
Der neue Controller von Panmnesia® verwendet überschichtübergreifende gemeinsame Puffer, um die meisten Overheads zu beseitigen, mit weiteren lagerspezifischen Optimierungen für eine geringere Latenzzeit.Traditionelle PCIe und frühe CXL basieren auf hierarchiebasiertem Routing (HBR), das auf Baumtopologien beschränkt istDer neue Switch unterstützt sowohl den PBR- als auch den HBR-Modus.
Die konventionelle CXL-Speichererweiterung verwendet CPU-direkte MHDs mit begrenzter Skalierbarkeit.Stabil unterstützt bis zu 64 angeschlossene Knoten in Tests.
Panmnesia hat die Pre-Release PCIe 6.4-CXL 3.2 Fusion Switch Chips eingeführt.Panmnesia und Meta präsentieren auf der ISCA 2026 Industry Session am 29. JuniDas Papier von Panmnesia beschreibt einen von Silizium erprobten CXL-Controller mit geringer Latenz und einen PBR-Schalter für speicherzentrierte Stoffe.seine Full-Stack-CXL-Bereitstellungslösung für Hyper-Rechenzentren.
Angesichts der knappen Speicherversorgung, steigenden Kosten und verspäteten Lieferungen schlägt das Vistara-Team von Meta® vor, abgetretene DDR4-DIMMs neben dem serverlokalen DDR5-Speicher über Standard-CXL-Verbindungen wiederzuverwenden.Dieser Ansatz ermöglicht eine nahezu kostengünstige Speichererweiterung, höhere Betriebsleistung und geringere CO2-Emissionen.
Die langsame Einführung von CXL in der Industrie wird durch die geringe Bandbreite, hohe Latenzzeit und den Runtime-Overhead von CXL-Speichern verursacht.Die Produktionsdaten von Meta ′s zeigen, dass CXL-Erweiterter Speicher 10x geringere Bandbreite und 60% höhere Latenz bietet als lokales SpeicherDarüber hinaus integrieren die meisten kommerziellen CXL-Lösungen DRAM mit Controllern und fehlt ihnen die Unterstützung von DDR4, was die Wiederverwendung von legacy-Speichern blockiert.
Meta löst diese Schmerzpunkte durch Hardware-Software-Co-Design. Es entwickelte die benutzerdefinierte Vistara CXL ASIC, die für die Wiederverwendung von DRAM, Energieeffizienz und geringe Latenz optimiert wurde.eine erweiterte Lösung für die Transparente Seitenplatzierung (Transparent Page Placement, TPP) ermöglicht die dynamische Anpassung des lokalen/erweiterten Speicherverhältnisses und die Automatisierung von arbeitslastspezifischen Konfigurationen, der CXL-Speicher für latenzempfindliche Arbeitslasten deaktiviert.
Das Papier bestätigt vollständig den praktischen Wert von CXL und die erheblichen Leistungsgewinne bei unterschiedlichen Arbeitsbelastungen.Die Lösung von Meta® reduziert die Bereitstellung des dezaggregierten ML-Inferenzservers um 25% und die durchschnittliche Latenzzeit des verteilten Caches um 29%.
Die ISCA 2026 findet vom 27. Juni bis 1. Juli in Raleigh, USA, statt.
Fußnote: CXL schaltet Brücken-GPUs, Speicher und andere Systemgeräte. PBR unterstützt flexible beliebige Netzwerktopologien, übertrifft die starre Baumstruktur von HBR und verbessert die architektonische Flexibilität.Ultra-Beschleuniger-Verbindung (UAL), ein Konkurrent von NVIDIA NVLink, ermöglicht eine hochgeschwindige KI-Beschleunigerverbindung zwischen Anbietern.
Beibei Qianxing Jietong Technology Co., Ltd.
Sandy Yang, Leiterin der globalen Strategie
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